2026年5月25日，在IEEE ISCAS 2026上，华为半导体业务部总裁何庭波抛出一个要津观念：韬（τ）定律。τ，电路表面中的时辰常数，决定了信号从一个状况切换到另一个状况的速率。这是中国企业初次在大家半导体领域建议教养产业发展的新原则。

更真是的是，昔日六年，华为基于这一定律仍是量产了381款芯片，遮蔽无线基站、AI推理、汇集处理器等核心场景。这不是蓝图，是一条仍是走通的路。预测2031年，基于τ定律的高端芯片可达到等效1.4nm制程水平，恒久保握与外洋主流蹊径对标竞争的智力。

如今，这个希腊字母正在暗暗转变半导体行业的价值阵势，也让EDA从幕后走向台前。

要搞明晰τ会对EDA行业带来什么，得先弄赫然τ定律到底是什么。

01

“时辰缩微”刚刚登场，τ定律凭什么？

摩尔定律由英特尔连结创举东谈主戈登·摩尔于1965年建议，该定律指出集成电路上可容纳的晶体管数目大致每18到24个月翻一倍，同期性能晋升、老本下落。

在昔日的半个多世纪里，这套逻辑一直在有用开动，撑起了PC、互联网、智高手机，直到今天的东谈主工智能。产业链也围绕它变成了默契的门径——光刻机、材料、计算，各智力都在微缩的谈路上协同股东。但是，2000年前后，能够跟进首先进制程的晶圆厂有几十家，而到2025年，这一数字已暴减至台积电、三星、英特尔3家，且台积电一派2nm 晶圆报价致使高出3 万好意思元。

不错说，摩尔定律的红利正在缓缓消退。当今业界已探索出多条技能旅途，包括英伟达CEO 黄仁勋建议的 “黄氏定律”、外洋半导体技能蹊径图（ITRS）建议的 More than Moore，以及 AMD、台积电主推的 Chiplet 与先进封装技能。其中，黄氏定律强调GPU单芯片AI推感性能每年翻倍，但仍依赖制程迭代和堆核，基本延续了几何微缩的想路；More than Moore通过模拟/射频/传感器等功能集成增涨价值，但无法平直处分数字逻辑延长墙问题；Chiplet虽用“拼积木”缓解了良率和老本，却引入大都裸片间互连延长，在部分对延长高度敏锐的场景下反而可能成为瓶颈。

这些决策大多仍沿用“几何缩微” 或功能疏浚的想路，与 τ 定律存在实质区别。

τ定律的核心是“时辰缩微”替代 “几何缩微”，是一套邻接器件、电路、芯片、系统四个层级的竣工优化体系。它合适大限制系统级性能晋升，尤其在AI和异构测度场景下更具上风。

何庭波对此进行详解，在器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大放手缩微器件级时辰常数τ；在电路层面，通过逻辑折叠技能糟塌传统平面布局的物理界限，显贵裁汰要津旅途的走线长度并有用遏抑信号传播的电阻和电容负载，达成晶体管密度和电路性能大幅晋升；在芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同计算，基于试验责任负载达成教导流和数据流的细粒度限制，提高系统级并行度和效果，大幅遏抑端到端践诺时辰；在系统层面，界说灵衢总线，重构测度系统互联契约，达成超节点的和洽内存编址和原生内存语义，大幅遏抑系统通讯时延。

相较而言，τ定律更贴合芯片算力的核心实质：芯片的核心功能为信息处理，末端用户也更照应信息处理的时延解析，而非晶体管数目与制程尺寸。该定律为芯片计算提供了脱离单纯制程微缩的全新技能蹊径，即不采选顶级光刻设备，也有望打造出空洞性能达方向芯片产物。因此其与摩尔定律并不相互矛盾，两者相互兼容。不错相识为：摩尔定律是在一张平面上不竭画更细的格子，τ定律则是把纸折起来，用立体空间换取更短的信号旅途。

值得把稳的是，τ 定律的每一层落地，都离不开一个要津扮装——EDA。 它不再是传统真谛上的“绘制器用”，而成了“时辰缩微”从表面走向芯片什物的核心神经。

华为论文中露出，在技能蹊径上，采选Chiplet（芯粒）先进封装、三维集成电路（3DIC）、逻辑折叠（LogicFolding）三条技能蹊径疏浚共存表情，在垂直集成上达成不同粒度的重组优化。而到2035年达成硬件集成度晋升高出100倍，靠近的三大挑战辩认为：EDA器用链断代、跨晶圆工艺偏差、能量守恒端正。

加州大学圣地亚哥分校测度机科学与工程、电气与测度机工程双聘凸起教学Andrew B. Kahng也暗示，在传统“摩尔定律”带来的“顺风”缓缓减轻后，澳门大阳城官网(SuncityGroup)EDA和物理计算中的这些基本办法将变得愈加进犯。

因此，EDA 被从头摆到了牌桌中央。

02

韬（τ）定律对EDA建议哪些新条件？

针对τ 定律对EDA 器用建议的新条件，以及传统 EDA 器用现有的短板，笔者与业内从业者伸开了交流琢磨。

第少量，原生真3D计算与跨层协同优化智力欠缺，STCO进犯性突显。

源泉，北京大学暗示，传统的2D计算历程，乃至当今主流的“赝3D”历程——即空洞后每个模块被一次性“钉死”到某一派die，再用2D EDA器用逐片达成，无法达成单位级跨层天真调配。

而原生3D EDA 器用将多颗裸片整合为和洽三维计算空间，支握程序单位跨裸片解放排布，同期可达成跨裸片逻辑重构与全局优化，为逻辑折叠技能从计算理念落地到物理达成提供了要津搭救。

“赝3D（pseudo-3D）”历程vs “真3D（true-3D）”历程。开首：北京大学

此外，跨层协同优化智力也存在不及。芯和半导体向半导体产业纵横暗示：Chiplet、3DIC和LogicFolding是兼并条垂直集成干线上不同粒度的达成。

Chiplet在封装层面将异构裸片以2.5D或3D表情拼合，通过UCIe等互连程序将底本在单片SoC里面的通讯搬到裸片间，以模块化换取良率和天真性；3DIC进一步在裸片之间引入高密度TSV和混杂键合，将逻辑、存储、模拟功能垂直堆叠于兼并封装体，把互连距离从毫米级压缩至微米级；LogicFolding则更进一步——它不是在裸片之间拓荒互连，而是将“单颗芯片的里面逻辑自己”在有源层维度上垂直拆分重布，让混杂键合界面像一层突出的金属层相同平直参与要津旅途的时序优化。

三者并非替代联系，而是在先进封装体系中疏浚共存。这种疏浚带来了一个根人道的计算工程挑战：当一个封装体同期触及Chiplet间UCIe互连、3D层间混杂键合和片内LogicFolding要津旅途折叠时，信号竣工性、电源竣工性、热分散与机械应力的分析界限已无法在职何单一层级上单独闭合。

STCO（系统技能协同优化）的建议，恰是为了从方法论层面毁灭这一割裂。它条件将逻辑架构、物理河山、多物理场、封装结构乃至责任负载视作和洽的计算空间，进行跨学科、跨抽象层级的连结优化搜索。而这一智力，恰是现时EDA器用链最底层的缺失。

第二点，多物理场耦合的缺失。

这是传统EDA器用最潜藏且要津的软肋之一。在单芯片期间，供电分析、热仿真和应力测度分属多条孤苦器用链，各自建模、各自求解、各自签核。但在三维堆叠下这一模式不再全都适用。多片裸芯垂直集成后，功率密度成倍攀升，散热旅途高度分歧称，层间温差增大。由此激发的热扩张失配，通过微凸点和混杂键合界面在堆叠结构中逐层传导，既拉偏器件电学特色，也带来机械可靠性隐患。

03

EDA厂商，需要补都哪些智力？

现时国产EDA公司多聚焦于单点式糟塌，在各自擅长的细分领域攻坚克难。从模拟仿真到物理考据，从良率晋升到河山计算，一批优秀的国产EDA企业已在繁密智力变成了可用且具有竞争力的点器用。

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比如华大九天是国内最早从事EDA 研发的企业之一。华大九天以模拟EDA为根基，慢慢向数字、先进封装等领域拓展，辛勤于于打造全历程器用链。概伦电子走的是“底层渗入”蹊径，它起义直作念全历程，而是死磕器件建模和电路仿真。合见工软是国内数字EDA龙头企业，全历程/平台型代表。行芯科技遴荐在最难的“签核”智力亮剑。芯和半导体主攻“先进封装”。广立微侧重良率晋升，是独逐个家能够通过“设备齐集数据+软件分析数据”变成竣工闭环的企业。

τ定律有望推动国产EDA从“点器用国产化”升级为“全历程、跨层级、强协同”的工业软件底座。这意味着EDA器用链不再只是承担电路绘制、河山计算和后端考据等扶持职能，而是需要全面镶嵌器件建模、PDK构建、电路仿真、寄生参数索要、时序功耗分析、物理考据、先进封装和系统级协同优化等全链条要津历程。

5月26日，北京大学集成电路学院晓谕，面向韬定律逻辑折叠需求研发的“真3D”EDA器用原型取得要津糟塌。该器用支握竣工三维空间协同优化，支握跨die逻辑解放分派与连结热优化，可遮蔽千万级实例计算。与传统“赝3D”比较，北大“真3D”EDA达成：线长平均缩减约30%；WNS改善约6%，TNS改善约12%；峰值温度遏抑3%以上。当今器用已完成工业级计算考据，后续将扩展至多die堆叠与异构集成场景，补都3D芯片计算要津智力。

同日，有投资者在互动平台向华大九天提问：后摩尔期间布景下，业界以为EDA的进犯性正从传统计算器用向“系统级性能优化平台”演进。请示公司怎样看待畴昔EDA在逻辑折叠、时序优化及多芯片协同中的战术价值？

华大九天随后修起：公司前瞻性瞻念察到现时AI、GPU、存储等芯片正依托3DIC技能糟塌后摩尔期间先进工艺及算力瓶颈，在3DIC计算EDA领域提前布局，构建了遮蔽从异构集成三维芯片协同计算到考据的全历程处分决策，填补了国内高端3DIC计算器用的空缺，是国内独一的3DIC计算考据全历程EDA提供商。公司推出首款业界源泉的Argus 3DIC物理考据平台，全面支握2.5D/3D 异构集成封装计算，可达成3DIC多元化协同计算到封装的全链路物理考据。

至此，一条从τ定律表面牵引、到系统架构界说、再到国产EDA器用链补位的旅途缓缓澄澈。畴昔几年，在逻辑折叠的时序不竭、3D多物理场耦合签核和STCO全栈协同上率先推出经过工业考据闭环决策的厂商，有望在“时辰缩微”趋势中占据更主动的位置。对国产EDA而言，这省略提供了一个从点器用追逐转向全栈智力构建的窗口期——不再是只是称心于“可用”，而是向全栈“好用”握续进化。

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